Divisore di frequenza

Il divisore di frequenza è un circuito elettronico che prende in ingresso un segnale con una certa frequenza ${\displaystyle f_{in}}$ e genera in uscita un segnale con frequenza:

${\displaystyle f_{out}={\frac {f_{in}}{n}}}$

dove ${\displaystyle n}$ è un intero. I sintetizzatori di frequenza ottenuti con le phase-locked loop usano i divisori di frequenza per ottenere un'uscita a una frequenza multipla di quella di un certo segnale di riferimento. Esistono per i divisori di frequenza sia implementazioni di tipo analogico che digitale.

È possibile realizzare un divisore di frequenza, soprattutto per implementarlo in linguaggi di programmazione come verilog, VHDL, C e C++, con un sommatore e una serie di registri. Il contatore conta fino a quando nell'ultimo registro memorizzerà 1: allora si riazzererà e ricomincerà il conteggio. Ogni volta che il conteggio alza l'ennesimo f-f, allora il clk in uscita sarà alto, altrimenti basso. Se si ha un clk di 50 MHz in ingresso, ci sarà bisogno di 25 f-f per raggiungere un clk in uscita con una frequenza di circa 1Hz.

Un divisore di frequenza retroazionato, conosciuto anche come divisore di frequenza di Miller^[1], tramite un mixer moltiplica il segnale di ingresso per il segnale retroazionato.

Il segnale retroazionato è ${\displaystyle f_{in}/2}$. Esso produce le frequenza somma e differenza ${\displaystyle f_{in}/2}$ e ${\displaystyle 3f_{in}/2}$ in uscita al mixer. Un filtro passa-basso rimuove la frequenza più elevata e il segnale rimanente, a frequenza ${\displaystyle f_{in}/2}$, viene amplificato e riportato al mixer.

Uno studio a regime è semplice, mentre il transitorio è piuttosto complicato. Per ottenere una frequenza stabile a ${\displaystyle f_{in}/2}$ sulla retroazione, il guadagno dell'amplificatore deve essere più grande dell'unità. Lo sfasamento deve essere inoltre un multiplo intero di 2π.

Un ILFD (injection locked frequency divider) funziona similmente a un injection-locked oscillator. La frequenza del segnale di ingresso è multipla della frequenza di free running di un VCO, cioè della frequenza alla quale oscilla in assenza di ingresso. Tale segnale di ingresso è prodotto dallo stesso oscillatore, come componente ad alta frequenza di oscillazione. Questi divisori di frequenza sono stati usati intensamente nello sviluppo della televisione.

Per dividere un segnale digitale di un multiplo intero viene usato un contatore Johnson o ad anello. Esso è un tipo di registro a scorrimento che è temporizzato dal segnale di ingresso. L'uscita complementata dell'ultimo registro è riportata all'ingresso del primo registro. Il segnale di uscita è ottenuto dalla combinazione delle uscite dei vari registri. Per esempio, un divisore per 3 può essere costruito con un contatore Johnson a 3 registri. I tre valori validi per ogni registro sono 000, 100, 110, 111, 011 e 001. Questo pattern si ripete ogni volta che il segnale di ingresso temporizza il contatore. I valori 000 e 111 vengono ottenuti a distanza di tre colpi di clock e controllano il cambiamento di stato del segnale di uscita.

Per divisioni per potenze di 2, si può usare un semplice contatore binario, temporizzato dal segnale di ingresso. Il bit meno significativo (lsb) oscilla alla stessa frequenza dell'ingresso, il bit adiacente a metà della frequenza, il terzo a un quarto e così via.

È possibile ottenere dei divisori interi anche con particolari connessioni di flip-flop. La configurazione più semplice è una serie dove ciascun bistabile è un divisore per due. Per una serie di tre di questi, il sistema complessivo dividerà per 8. Aggiungendo ulteriori gate logici alla catena, si possono ottenere altri rapporti di divisione. Le tecnologie integrate permettono di ottenere soluzioni di questo tipo in un unico chip.

Un divisore di frequenza frazionario può essere ottenuto usando due divisori interi, uno che divide per n e uno per n+1. Con un controllore, è possibile scegliere di utilizzare un divisore oppure l'altro. Variando la percentuale di tempo in cui complessivamente il sistema divide per n o n+1, si può scegliere con una certa granularità il valore per cui effettivamente in media la frequenza viene divisa.

Lo stesso argomento in dettaglio: Modulazione Sigma-Delta.

Se la sequenza di divisioni per n o n+1 è periodica, all'uscita del divisore compaiono anche delle frequenze spurie oltre a quelle desiderate. Nei modulatori sigma-delta la sequenza di n e n+1 è casuale, però in media permette di ottenere comunque il valore di divisione voluto. In questa maniera il segnale spurio si trova ad alta frequenza e può essere facilmente filtrato.

• Flip-flop
• Oscillatore controllato in tensione
• Phase-locked loop

• Wikimedia Commons contiene immagini o altri file su Divisore di frequenza

• Modulatori sigma-delta., su electronicproducts.com (archiviato dall'url originale il 25 agosto 2007).
• Uno studio riguardo ai divisori retroazionati ad alta frequenza. (PDF), su ece.uci.edu.

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